[고든 정의 TECH+] 3D 칩렛 기술 로드맵 발표한 AMD…인텔과 높이 쌓기 경쟁 시작?

최근 열린 반도체 관련 학회인 핫 칩(Hot Chips) 콘퍼런스에서 AMD는 3차원 반도체 패키징 기술에 대한 새로운 내용을 공개했습니다. 리사 수 CEO가 컴퓨텍스 2021에서 3D 칩렛 기술 (3D chiplet technology)을 공개한 지 몇 달 만의 일입니다. 당시 리사 수 박사는 8 코어 라이젠 칩렛 (chiplet, CPU 코어를 모은 반도체) 위에 6x6mm 크기의 64MB L3 캐시를 탑재해 게임 성능을 평균 15% 높일 수 있다고 주장했습니다. 

CPU가 가장 직접적으로 사용하는 메모리인 캐시 (cache) 메모리는 빠르게 접근할 수 있는 위치부터 L1, L2, L3, L4로 명명합니다. 캐시 메모리는 CPU 입장에서 보면 바로 책상 위에 펼쳐 놓고 쓰는 공책에 해당합니다. 시스템 메모리는 가방 속 참고서, 그리고 하드디스크나 SSD 같은 저장 장치는 도서관에 해당한다고 할 수 있습니다. 

당연히 캐시 메모리가 많을수록 CPU 성능이 높아지지만, CPU에서 캐시 메모리가 차지하는 면적을 늘리면 가격도 따라서 올라가기 때문에 적당한 타협이 필요합니다. 최신 8코어 CPU는 대개 16-32MB의 L3 캐시를 지니고 있습니다. 그런데 AMD는 여기에 64MB L3 캐시 메모리를 추가로 쌓을 수 있다는 폭탄선언을 한 셈입니다. 

당시에는 이런 일이 어떻게 가능한지 자세히 설명하지 않았지만, 이번 핫 칩 컨퍼러스에서는 보다 구체적인 내용이 공개됐습니다. AMD의 3D 칩렛 기술은 TSMC가 개발한 SoIC (System on Integrated Chip) 적층 기술에 기반하고 있습니다. AMD는 반도체 생산 시설이 없는 팹리스 반도체 회사이고 실제 제조는 TSMC가 위탁 생산을 하고 있으니 당연한 결과입니다. 

하지만 이번 발표가 대단하지 않은 것은 아닙니다. L3 캐시 메모리는 CPU와 매우 밀접하게 붙여 있어야 고속으로 데이터를 주고받을 수 있어 하나의 반도체 칩 안에 있는 것이 일반적입니다. 따라서 3D 칩렛 기술은 상당히 일반적이지 않은 결과입니다.

AMD와 TSMC가 업계 최초로 L3 캐시 메모리를 CPU 다이 위에 올릴 수 있었던 이유는 아주 미세한 구리 회로를 직접 두 개의 반도체 다이 사이에 정확히 밀착시켜 데이터 전송 속도를 크게 높인 덕분입니다. (사진)



 

AMD에 따르면 3D 칩렛 기술은 기존의 마이크로 범프 3D (Micro Bump 3D)의 50μm 간격 연결 부위보다 훨씬 촘촘한 9μm 간격으로 연결되어 있어 에너지 효율이 3배나 우수하고 밀도는 15배나 높습니다. 덕분에 CPU와 빠른 데이터 전송이 필요한 L3 캐시 메모리를 CPU 칩렛이 아니라 별도의 칩렛으로 만든 후 위에 쌓을 수 있었던 것입니다.

이번 발표에 따르면 L3 캐시 메모리 칩렛 적층은 시작에 불과합니다. 앞으로 CPU 칩렛 위에 다시 CPU 칩렛을 쌓거나 GPU 같이 다른 프로세서를 쌓을 수도 있고 DRAM 같이 위에 올릴 수 있습니다.

또 이렇게 위로 쌓은 칩들을 평면으로 연결해 마치 고층 빌딩이 서로 연결된 것 같은 하이브리드 2D/2.5D/3D 칩을 만들 수도 있습니다. 이 부분은 HBM 메모리 같은 고속 적층형 메모리를 3D 칩렛과 연결해 프로세서+메모리 형태의 고성능 제품을 만들 수 있다는 의미로 해석됩니다.

그런데 사실 이 이야기는 인텔이 내년에 출시할 폰테 베키오 GPU에서 이미 구현된 내용이기도 합니다. 인텔은 5개의 다른 공정에서 만든 47개의 액티브 타일을 연결해 트랜지스터 숫자가 1000억 개가 넘는 거대 GPU를 생산한다고 발표한 상황입니다.

그리고 2년 후 등장할 메테오 레이크 CPU는 CPU/GPU/SoC-LP 세 개의 타일을 결합해 제조할 예정입니다. 인텔 역시 이름만 다를 뿐 여러 개의 다이를 3D 및 2D 패키징으로 연결해 하나의 CPU를 만드는 셈입니다.

3차원 적층 기술은 메모리 반도체 업계에서는 이미 오래전부터 진행됐습니다. 평면으로 확장해서는 필요한 만큼 용량을 늘리기 어렵기 때문입니다. 구조가 매우 복잡한 시스템 반도체는 메모리보다 3차원 적층이 어렵지만, 조금씩 한계를 극복하면서 돌파구를 마련해 이제는 상용화 단계에 이르렀습니다.

현 시점에서 인텔과 AMD 모두 반도체를 높이 쌓으려는 데는 그럴 만한 이유가 있습니다. 미세 공정으로 진행할수록 반도체 웨이퍼 가격은 급등하기 때문에 모든 부분을 최신 미세 공정으로 제조하면 늘어나는 비용을 감당하기 어렵습니다. 좀 더 저렴한 공정을 이용할 수 있는 부분은 따로 제조하면 상당한 비용을 절감할 수 있습니다.

또 큰 반도체 하나보다 작은 부분을 만든 후 조립하면 제조도 쉽게 수율도 올라갑니다. 마지막으로 여러 개의 다이를 하나처럼 연결하면 과거에는 상상하기 힘들었던 초대형 프로세서도 제조할 수 있다는 장점이 있습니다.

현재 개발 중인 3D 패키징 기술을 통해 프로세서 성능은 한 단계 더 업그레이드될 것입니다. 그리고 이런 기술적 진보의 혜택은 최종적으로 소비자에게 돌아갈 것입니다.

고든 정 칼럼니스트 jjy0501@naver.com