하지만 거대 반도체 제조사들의 불꽃 튀는 경쟁과는 별개로 실제 미세 공전의 진행 속도는 점차 느려지고 있습니다. 이미 회로의 미세화가 너무 진행되어 더 작게 만들기가 어려워졌기 때문입니다.
현재 N4 (4nm) 공정까지 양산에 성공한 TSMC 역시 예외는 아니라서 이미 엄청나게 작은 나노미터급 회로를 더 작게 만들기 위해 고군분투하고 있습니다. 최근 더 자세한 내용을 공개한 로드맵에는 이런 고뇌가 그대로 드러나 있습니다.
TSMC의 4nm 공정은 5nm 공정의 개선판으로 사실 로직 밀도의 변화는 거의 없고 성능을 높인 공정입니다. 그러나 올해 하반기 양산에 들어가는 3nm (N3)는 로직 밀도(logic density, 단위 면적당 넣을 수 있는 회로의 밀도)가 1.7배 정도 늘어나 같은 크기라도 최대 1.7배 더 많은 트랜지스터를 집적한 프로세서를 만들 수 있습니다. 이미 100억 개를 훌쩍 뛰어넘은 고성능 스마트폰 어플리케이션 프로세서(AP)는 앞으로 200억 개 이상으로 트랜지스터 집적도가 올라갈 수 있을 것으로 보입니다.
하지만 N3 공정 이후 차세대 공정인 N2 (2nm)으로의 이전에는 상당한 시간이 걸릴 예정입니다. 따라서 2023년에 나오는 것은 N3 공정의 개량형인 N3E 공정입니다. N3E는 로직 밀도는 약간 줄어들지만, 대신 N3 보다 성능이 약간 더 올라갑니다. N3는 N5와 비교해서 같은 성능에서 25-30% 전력 소비가 감소하거나 혹은 같은 전력 소모에서 성능이 10-15% 높아집니다. N3E는 N5와 비교해 전력 소비를 최대 34% 줄이거나 성능을 최대 18%로 높인 버전으로 실제적으로는 큰 차이가 없을 것으로 예상됩니다.
2024년에 등장할 N3 계열 반도체 제조 공정 역시 상황은 비슷합니다. N3P는 성능 (Performance)에 초점을 맞춘 공정이고 N3X는 전력 소모와 상관없이 극한의 성능 (eXtreme)을 요구하는 고객을 위한 공정입니다. N3S는 성능보다 밀도에 더 중점을 둔 공정으로 개발되고 있습니다. TSMC는 아예 고객들이 반도체의 FinFET 디자인을 고를 수 있는 핀플렉스(FinFlex)라는 새로운 서비스도 도입할 계획입니다. 하나의 공정으로 이렇게 다양한 제품군을 만든다는 이야기는 뒤집어 말해 N2 공정으로 이전이 어렵다는 이야기입니다. 물론 N4도 마찬가지 상황이라 여러 제품군이 나오게 됩니다.
N2 공정은 성능이나 로직 밀도에서 큰 개선이 있는 것은 아니지만, 반도체 제조 공정 면에서는 상당한 변화가 있습니다. 트랜지스터가 작아질수록 누설 전류가 문제되는 데, 반도체 제조사들은 FinFET 방식으로 이 문제를 극복했습니다. 하지만 이제 이것도 한계에 이르러 게이트 올 어라운드 (GAA)이라는 방식을 도입하고 있습니다.
TSMC의 나노시트 (Nanosheet) 기술을 적용한 GAAFET을 N2 공정부터 도입할 계획입니다. 신기술을 처음으로 도입하는 만큼 밀도나 성능 향상보다는 보수적인 접근법을 선택한 것으로 보입니다. N2의 목표는 N3E와 비교해 로직 밀도 1.1배 이상, 성능 10-15% 이상, 전력 소모 25-30% 이상 감소입니다. 실제 양산에 들어가는 것은 2025년 하반기 이후입니다. N2 역시 여러 파생 공정이 나올 것으로 예상됩니다.
최근 반도체 제조사들은 미세 공정만으로 더 많은 트랜지스터를 담기 어려워지면서 여러 개의 칩을 하나의 큰 칩처럼 묶는 칩렛 디자인과 3D 패키징 기술을 도입하고 있습니다. TSMC 역시 고객들에게 다양한 3D 패키징 기술을 제공하고 있는데, AMD의 3D V 캐시가 대표적인 사례입니다.
TSMC는 이렇게 여러 가지 방법을 동원해 파운드리 선두 자리를 지키기 위해 노력하고 있지만, 이런 접근법과 기술력은 경쟁자들도 크게 다르지 않습니다. 삼성전자나 인텔 모두 만만치 않은 회사들이라 TSMC가 미래에도 지금의 점유율을 지킬 수 있을지는 두고 봐야 알 수 있습니다.
고든 정 칼럼니스트 jjy0501@naver.com