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▲ TSMC의 로드맵. 출처: TSMC
하지만 파운드리 시장 진출을 선언하면서 공격적인 로드맵을 공개한 인텔이나 역대급 투자 계획을 지닌 삼성의 추격이 거센 만큼 3~4년 뒤의 상황이 어떻게 바뀔지는 아무도 장담할 수 없습니다. 삼성의 경우 TSMC보다 먼저 3nm에서 게이트 올 어라운드(GAA) 방식을 도입했습니다. 처음에는 어려움이 있지만, GAA 공정에서 더 많은 노하우를 축적해 2nm 이하 미세 공정에서 도약할 수 있는 잠재력을 지니고 있습니다.
인텔은 최근 웨이퍼 후면 전력 공급 기술인 파워비아를 공개했습니다. 파워비아 기술과 인텔의 첫 EUV 리소그래피 공정인 인텔 4 공정을 적용한 내부 테스트용 프로세서인 블루 스카이 크릭을 통해 내년 20A 공정 출시 전에 충분히 기술을 검증하고 오류를 수정할 시간을 벌겠다는 의도입니다.
그런데 오히려 파운드리 선두 주자인 TSMC는 다소 느긋한 모습입니다. TSMC는 3nm, 4nm 및 그 파생 공정들을 먼저 적용한 후 2025년부터 대량 생산 예정인 2nm 공정인 N2에서 나노시트(nanosheet) GAA 공정을 적용할 예정입니다. 참고로 TSMC는 3nm 공정에 기존의 핀펫을 개량한 핀플렉스 공정을 적용했습니다.
그러나 TSMC에도 몇 가지 비장의 무기가 있습니다. N2 공정에는 GAAFET 적용 트랜지스터 이외에 SHPMIM(super-high-density metal-insulator-metal) 캐파시터가 들어가 저항을 절반 정도로 줄일 수 있습니다. 또 반도체의 재분배층(redistribution layer, RDL) 소재를 알루미늄에서 구리로 변경해 저항을 더 줄여 에너지 효율은 높이고 성능은 높인다는 계획입니다.
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▲ N2의 개발 목표. 출처: TSMC
N2P 공정은 인텔의 파워비아 같은 후면 전력 공급 방식을 사용합니다. 현재의 최신 미세 공정 반도체는 트랜지스터 층이 가장 아래에 있고 그 위에 전력 배선과 신호 입출력을 담당하는 배선이 층층이 쌓여 있는 방식입니다. 이 방식은 제조가 편리하다는 장점이 있으나 신호 배선과 전력 배선이 서로 얽히게 되는 단점이 있습니다. 이 단점은 프로세서가 복잡해지고 공정이 미세해지면서 더 심각해지고 있습니다.
인텔은 20A 이후 공정에서 전력층을 트랜지스터층 아래로 옮겨 신호층과 분리해 이 문제를 해결할 예정입니다. 인텔의 주장에 의하면 파워비아를 적용한 인텔 4 공정은 전력 공급이 떨어지는 IR 드롭 현상을 30% 이상 줄이고 같은 전압에서 클럭을 6% 정도 더 높일 수 있습니다. N2P 공정 역시 비슷한 효과를 기대할 수 있을 것입니다. 다만 적용은 한참 후인 2026년부터입니다.
TSMC는 파운드리 시장에서 점유율 50%를 넘기고도 계속해서 점유율을 올려 이제는 60% 돌파라는 고지를 달성했습니다. 이미 거의 독점에 가까운 상태입니다. 하지만 인텔과 삼성이라는 만만치 않은 상대가 도전장을 내밀고 있습니다. 로드맵만 보면 TSMC가 특별히 더 유리해 보이진 않지만, 수많은 충성 고객과 파운드리 사업에서 축적한 오랜 노하우가 만만치 않은 회사입니다. 물론 안정적인 수율과 공급 능력 역시 무시 못 할 장점입니다.
다만 영원한 강자는 없는 법입니다. 팹리스 반도체 기업 역시 공급망을 하나만 가지고 있는 것보다 두 개 이상 확보하는 것이 더 안전하다고 생각할 것입니다. 따라서 기술과 가격 측면에서 어느 정도 대체할 수 있는 회사가 나온다면 TSMC의 미세 공정 독점 구조도 깨질 수 있습니다.
고든 정 과학 칼럼니스트 jjy0501@naver.com
