“단일 칩에 트랜지스터 1조 개” 대만 TSMC의 반도체 야망 [고든 정의 TECH+]

1965년 인텔의 창립 멤버 고든 무어(당시 페어차일드 세미컨덕터 근무)는 일렉트로닉스 잡지에 반도체 공정 복잡도가 1년마다 두 배로 증가하는 경향이 10년 동안 유지될 것이라고 전망하는 글을 실었습니다. 

10년 후 고든 무어는 2년마다 두 배로 자신의 전망을 수정했습니다. 반도체의 성능이나 트랜지스터 집적도가 2년마다 두 배 증가하는 경향은 한동안 이어졌고 이는 무어의 법칙으로 알려지게 됐습니다.

이후 수십 년간 무어의 법칙은 대체로 큰 수정 없이 이어졌습니다. 예를 들어 1978년 등장한 인텔 8086 프로세서(x86 아키텍처의 시조)은 2만9000개의 트랜지스터를 집적했지만 1985년에 등장한 80386은 27만5000개의 트랜지스터를 집적했습니다.

1991년 펜티엄 프로세서는 310만 개의 트랜지스터를 집적했고 2002년 펜티엄 4(노스우드)는 5500만 개를 집적했습니다. 2012년 등장한 3세대 코어 프로세서(아이비브릿지)는 쿼드 코어 기준으로 14억 개의 트랜지스터가 사용됐습니다. 그리고 이제는 모바일 AP도 트랜지스터 집적도가 100억 개를 넘고 있습니다. 집적도만 따지면 2년에 두 배까지는 안되지만, 성능 향상까지 생각하면 얼추 비슷하다고 말할 수 있는 정도입니다.

이런 일이 가능했던 이유는 무엇보다 반도체 미세 공정의 진보 덕분이었습니다. 더 복잡하고 빠른 프로세서를 같은 크기로 제조할 수 있다 보니 점점 더 성능이 올라갔던 것입니다. 하지만 미세 공정이 극한에 도달하면서 점점 발전 속도가 느려지고 있는 게 현실입니다. 이에 따라 무어의 법칙은 사실상 유효 기간이 지났거나 곧 그렇게 될 것이라는 비관론이 힘을 얻고 있습니다.

반도체 업계는 이 위기를 타개할 방법으로 EUV 리소그래피 기술을 이용한 차세대 미세 공정과 여러 개의 작은 칩을 3차원적으로 모아 하나의 거대한 프로세서를 만드는 3D 패키징 기술을 대안으로 제시하고 있습니다. 

대만 TSMC는 최근 열린 IEDM 콘퍼런스에서 2030년대 1조 개의 트랜지스터를 지닌 초대형 프로세서 제작도 가능하다는 야심 찬 비전을 제시했습니다. TSMC는 현재 진행 중인 2㎚ 공정인 N2와 N2P 진행이 순조롭게 이뤄지고 있으며 1.4㎚ 및 1㎚ 공정도 현재 개발 중이라고 언급했습니다. 

현재 가장 복잡하고 큰 단일 칩(monolithic) 프로세서는 800억 개의 트랜지스터를 집적한 엔비디아의 H100 GPU입니다. 그 면적은 800㎟가 넘는데, 이 정도가 현재 웨이퍼에서 만들 수 있는 가장 큰 칩입니다.

4㎚ 공정에서도 이 정도를 만들 수 있기 때문에 TSMC는 조만간 1000억 개가 넘는 트랜지스터를 집적한 단일 칩 프로세서가 가능할 것으로 보고 있습니다. 그리고 2030년 전후로는 2000억 개의 트랜지스터를 집적한 단일 칩도 나올 수 있을 것으로 예측했습니다. 1㎚ 공정에서 그 정도 트랜지스터 밀도 증가는 충분히 달성할 수 있을 것으로 보입니다. 

여기에 더해 TSMC는 CoWoS-L이라는 새로운 패키징 기술을 통해 최대 858㎟의 칩 6개를 하나의 슈퍼 캐리어 인터포저 층에 올린 시스템 인 패키지(SiP)도 구현할 수 있다고 보고 있습니다. 하나의 칩에서 트랜지스터 집적도를 2000억 개까지 높일 수 있다면 1조 2000억 개의 집적도를 넘볼 수 있는 수준입니다. 

다만 공정 미세화에 따라 반도체 웨이퍼 가격이 지속해서 비싸지고 있고 여기에 복잡한 패키징 기술까지 들어가면서 가격이 천정부지로 오르고 있는 점은 문제입니다. 더구나 이미 프로세서의 전력 소모량과 발열량은 상당한 수준까지 올라간 상태로 칩이 더 거대해지면 이 문제도 더 심각해질 것으로 보입니다. 

결국 언젠가 1조 개의 트랜지스터를 집적한 프로세서도 등장하겠지만, 갈수록 증가하는 비용과 전력 소모량을 어떻게 억제할 수 있을지가 새로운 목표로 떠오를 것으로 생각합니다.

고든 정 과학 칼럼니스트 jjy0501@naver.com